STLC5465B ,MULTI-HDLCWITH n x 64 SWITCHING MATRIX ASSOCIATEDTABLE OF CONTENTS (continued) PageV1 - MEMORY TIMING . . . . . . . . . . . . . . . . ..
STLC5466 ,64 CHANNEL-MULTI HDLC WITH N X 64KB/S SWITCHING MATRIX ASSOCIATEDSTLC546664 CHANNEL-MULTI HDLC WITHN X 64KB/S SWITCHING MATRIX ASSOCIATED■ 64 TX HDLCs with broadcas ..
STLC60133 ,XDSL LINE DRIVERSTLC60133XDSL LINE DRIVERPRELIMINARY DATA■ LOW NOISE : 4nV/ Hz■ HIGH PEAK OUTPUT CURRENT: 500 mA■ H ..
STLC60133TR ,XDSL LINE DRIVERSTLC60133XDSL LINE DRIVERPRELIMINARY DATA■ LOW NOISE : 4nV/ Hz■ HIGH PEAK OUTPUT CURRENT: 500 mA■ H ..
STLC7550 ,LOW POWER LOW VOLTAGE ANALOG FRONT ENDapplications STLC7550 ispowered nominally at 3V only.1/17November 1998STLC7550PIN CONNECTIONS (TQF ..
STLC7550TQF7 ,LOW POWER LOW VOLTAGE ANALOG FRONT ENDFunctional Description Chapter2.6 - Power Down (PWRDWN)Part 3.The Power-Down input powers down the ..
SY10EL07ZI , 2-INPUT XOR/XNOR
SY10EL11V , 5V/3.3V 1:2 DIFFERENTIAL FANOUT BUFFER
SY10EL11VZG , 5V/3.3V 1:2 DIFFERENTIAL FANOUT BUFFER
SY10EL11VZG , 5V/3.3V 1:2 DIFFERENTIAL FANOUT BUFFER
SY10EL11VZI , 5V/3.3V 1:2 DIFFERENTIAL FANOUT BUFFER
SY10EL11VZI , 5V/3.3V 1:2 DIFFERENTIAL FANOUT BUFFER
STLC5465B
MULTI
STLC5465BMULTI-HDLC WITH n x 64 SWITCHING MA TRIX ASSOCIATED
November 1999 32 TxHDLCs WITH BROADCASTING CAPA-
BILITY AND/OR CSMA/CR FUNCTION WITH
AUTOMATIC RESTART IN CASE OF TX
FRAME ABORT. 32 RxHDLCs INCLUDING ADDRESS REC-
OGNITION. 16 COMMAND/INDICATE CHANNELS (4 OR
6-BIT PRIMITIVE). 16 MONITOR CHANNELS PROCESSED IN
ACCORDANCE WITH GCI OR V*. 256 x 256 SWITCHING MATRIX WITHOUT
BLOCKING AND WITH TIME SLOT SE-
QUENCE INTEGRITY AND LOOPBACK PER
BIDIRECTIONAL CONNECTION. DMA CONTROLLER FOR 32 Tx CHANNELS
AND 32 Rx CHANNELS. HDLCs AND DMA CONTROLLER ARE CAPA-
BLE OF HANDLING A MIX OF LAPD, LAPB,
SS7, CAS AND PROPRIETARY SIGNALLINGS. EXTERNAL SHARED MEMORY ACCESS BE-
TWEEN DMA CONTROLLER AND MICRO-
PROCESSOR. SINGLE MEMORY SHARED BETWEEN
n x MULTI-HDLCs AND SINGLE MICRO-
PROCESSOR ALLOWS TO HANDLE n x 32
CHANNELS. BUS ARBITRATION. INTERFACE FOR VARIOUS 8,16 OR 32 BIT
MICROPROCESSORS. RAM CONTROLLER ALLOWS TO INTER-
FACE UP TO :
-16 MEGABYTES OF DYNAMIC RAM OR
-1 MEGABYTE OF STATIC RAM. INTERRUPT CONTROLLER TO STORE
AUTOMATICALLY EVENTS IN SHARED
MEMORY. PQFP160 PACKAGE. BOUNDARY SCAN FOR TEST FACILITY
DESCRIPTIONThe STLC5465B is a Subscriber line interface card
controller for Central Office, Central Exchange,
NT2 and PBX capable of handling : 16 U Interfaces or 2 Megabits line interface cards or 16 SLICs (Plain Old Telephone Service) or Mixed analogue and digital Interfaces (SLICs or
U Interfaces) or 16 S Interfaces Switching Network with centralized processing
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TABLE OF CONTENTS Page
I - PIN INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
I.1 - Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
I.2 - Pin Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
I.3 - Pin Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
I.3.1 - Input Pin Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
I.3.2 - Output Pin Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
I.3.3 - Input/Output Pin Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
II - BLOCK DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
III - FUNCTIONAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
III.1 - The Switching Matrix N x 64 KBits/S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
III.1.1 - Function Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
III.1.2 - Architecture of the Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
III.1.3 - Connection Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
III.1.4 - Loop Back Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
III.1.5 - Delay through the Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
III.1.5.1 - Variable Delay Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
III.1.5.2 - Sequence Integrity Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
III.1.6 - Connection Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
III.1.6.1 - Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
III.1.6.2 - Access to Connection Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
III.1.6.3 - Access to Data Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
III.1.6.4 - Switching at 32 Kbit/s . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
III.1.6.5 - Switching at 16 kbit/s . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
III.2 - HDLC Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
III.2.1 - Function Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
III.2.1.1 - Format of the HDLC Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
III.2.1.2 - Composition of an HDLC Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
III.2.1.3 - Description and Functions of the HDLC Bytes . . . . . . . . . . . . . . . . . . . . . . 26
III.2.2 - CSMA/CR Capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
III.2.3 - Time Slot Assigner Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
III.2.4 - Data Storage Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
III.2.4.1 - Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
III.2.4.2 - Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
III.2.4.3 - Frame Relay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
III.2.5 - Transparent Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
III.2.6 - Command of the HDLC Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
III.2.6.1 - Reception Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
III.2.6.2 - Transmission Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
III.3 - C/I and Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
III.3.1 - Function Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
III.3.2 - GCI and V* Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
III.3.3 - Structure of the Treatment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
STLC5465B2/101
TABLE OF CONTENTS (continued) Page
III - FUNCTIONAL DESCRIPTION (continued)III.3.4 - CI and Monitor Channel Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
III.3.5 - CI and Monitor Transmission/Reception Command . . . . . . . . . . . . . . . . . . . . 30
III.4 - Microprocessor Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
III.4.1 - Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
III.4.2 - Exchange with the shared memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
III.4.2.1 - Write FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
III.4.2.2 - Read Fetch Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
III.4.3 - Definition of the Interface for the different microprocessors . . . . . . . . . . . . . . . . . 35
III.5 - Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
III.5.1 - Function Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
III.5.2 - Choice of memory versus microprocessor and capacity required . . . . . . . . . . . . . 38
III.5.3 - Memory Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
III.5.4 - SRAM interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
III.5.5 - DRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
III.5.4.2 - 512K x n SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
III.5.5.2 - 1M x n DRAM Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
III.5.5.3 - 4M x n DRAM Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
III.6 - Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
III.7 - Clock Selection and Time Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . 41
III.7.1 - Clock Distribution Selection and Supervision . . . . . . . . . . . . . . . . . . . . . . . . 41
III.7.2 - VCXO Frequency Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
III.8 - Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
III.8.1 - Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
III.8.2 - Operating Interrupts (INT0 Pin) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
III.8.3 - Time Base Interrupts (INT1 Pin) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
III.8.4 - Emergency Interrupts (WDO Pin) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
III.8.5 - Interrupt Queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
III.9 - Watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
III.10 - Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
III.11 - Boundary Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
IV - DC SPECIFICATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
IV.1 - Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
IV.2 - Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
IV.3 - Recommended DC Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . 44
IV.4 - TTL Input DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
IV.5 - CMOS Output DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 44
IV.6 - Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
V - CLOCK TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
V.1 - Synchronization Signals delivered by the system . . . . . . . . . . . . . . . . . . . . . . . 45
V.2 - TDM Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
V.3 - GCI Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
V.4 - V* Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
STLC5465B3/101
TABLE OF CONTENTS (continued) Page
V1 - MEMORY TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
VI.1 - Dynamic Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
VI.2 - Static Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
VII - MICROPROCESSOR TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
VII.1 - ST9 Family MOD0=1, MOD1=0, MOD2=0 . . . . . . . . . . . . . . . . . . . . . . . . . . 53
VII.2 - ST10/C16x mult. A/D, MOD0 = 1, MOD1 = 0, MOD2 = 1 . . . . . . . . . . . . . . . . . . 55
VII.3 - ST10/C16x demult. A/D, MOD0 = 1, MOD1 = 0, MOD2 = 1 . . . . . . . . . . . . . . . . . 57
VII.4 - 80C188 MOD0=1, MOD1=1, MOD2=0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
VII.5 - 80C186 MOD0=1, MOD1=1, MOD2=1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
VII.6 - 68000 MOD0=0, MOD1=0, MOD2=1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
VII.7 - 68020 MOD0=0, MOD1=0, MOD2=0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
VII.8 - Token Ring Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
VII.9 - Master Clock Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
VIII - INTERNAL REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
VIII.1 - Identification and Dynamic Command Register - IDCR (00)H . . . . . . . . . . . . . . . . 68
VIII.2 - General Configuration - GCR (02)H . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
VIII.3 - Input Multiplex Configuration Register 0 - IMCR0 (04)H . . . . . . . . . . . . . . . . . . 70
VIII.4 - Input Multiplex Configuration Register 1 - IMCR1 (06)H . . . . . . . . . . . . . . . . . . 70
VIII.5 - Output Multiplex Configuration Register 0 - OMCR0 (08)H . . . . . . . . . . . . . . . . . 71
VIII.6 - Output Multiplex Configuration Register 1 - OMCR1 (0A)H . . . . . . . . . . . . . . . . . 71
VIII.7 - Switching Matrix Configuration Register - SMCR (0C)H . . . . . . . . . . . . . . . . . . 71
VIII.8 - Connection Memory Data Register - CMDR (0E)H . . . . . . . . . . . . . . . . . . . . . 74
VIII.9 - Connection Memory Address Register - CMAR (10)H . . . . . . . . . . . . . . . . . . . 77
VIII.10 - Sequence Fault Counter Register - SFCR (12)H . . . . . . . . . . . . . . . . . . . . . 79
VIII.11 - Time Slot Assigner Address Register - TAAR (14)H . . . . . . . . . . . . . . . . . . . . 79
VIII.12 - Time Slot Assigner Data Register - TADR (16)H . . . . . . . . . . . . . . . . . . . . . 80
VIII.13 - HDLC Transmit Command Register - HTCR (18)H . . . . . . . . . . . . . . . . . . . . 81
VIII.14 - HDLC Receive Command Register - HRCR (1A)H . . . . . . . . . . . . . . . . . . . . 82
VIII.15 - Address Field Recognition Address Register - AFRAR (1C)H . . . . . . . . . . . . . . . 84
VIII.16 - Address Field Recognition Data Register - AFRDR (1E)H . . . . . . . . . . . . . . . . . 84
VIII.17 - Fill Character Register - FCR (20)H . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
VIII.18 - GCI Channels Definition Register 0 - GCIR0 (22)H . . . . . . . . . . . . . . . . . . . . 84
VIII.19 - GCI Channels Definition Register 1 - GCIR1 (24)H . . . . . . . . . . . . . . . . . . . . 85
VIII.20 - GCI Channels Definition Register 2 - GCIR2 (26)H . . . . . . . . . . . . . . . . . . . . 85
VIII.21 - GCI Channels Definition Register 3 - GCIR3 (28)H . . . . . . . . . . . . . . . . . . . . 85
VIII.22 - Transmit Command / Indicate Register - TCIR (2A)H . . . . . . . . . . . . . . . . . . . 86
Transmit Command/Indicate Register (after reading) . . . . . . . . . . . . . . . . . . . 86
VIII.23 - Transmit Monitor Address Register - TMAR (2C)H . . . . . . . . . . . . . . . . . . . . 87
Transmit Monitor Address Register (after reading) . . . . . . . . . . . . . . . . . . . . . 87
VIII.24 - Transmit Monitor Data Register - TMDR (2E)H . . . . . . . . . . . . . . . . . . . . . . 88
VIII.25 - Transmit Monitor Interrupt Register - TMIR (30)H . . . . . . . . . . . . . . . . . . . . . 88
VIII.26 - Memory Interface Configuration Register - MICR (32)H . . . . . . . . . . . . . . . . . . 88
Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
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TABLE OF CONTENTS (continued) Page
VIII - INTERNAL REGISTERS (continued)VIII.27 - Initiate Block Address Register - IBAR (34)H . . . . . . . . . . . . . . . . . . . . . . . 90
VIII.28 - Interrupt Queue Size Register - IQSR (36)H . . . . . . . . . . . . . . . . . . . . . . . . 90
VIII.29 - Interrupt Register - IR (38)H . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
VIII.30 - Interrupt Mask Register - IMR (3A)H . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
VIII.31 - Timer Register - TIMR (3C)H . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
VIII.32 - Test Register - TR (3E)H . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
IX - EXTERNAL REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93IX.1 - Initialization Block in External Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
IX.2 - Receive Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
IX.2.1 - Bits written by the Microprocessor only . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
IX.2.2 - Bits written by the Rx DMAC only . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
IX.2.3 - Receive Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
IX.3 - Transmit Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
IX.3.1 - Bits written by the Microprocessor only . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
IX.3.2 - Bits written by the DMAC only . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
IX.3.3 - Transmit Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
IX.4 - Receive & Transmit HDLC Frame Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . 96
IX.5 - Receive Command / Indicate Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
IX.5.1 - Receive Command / Indicate Interrupt when TSV = 0 . . . . . . . . . . . . . . . . . . . 97
IX.5.2 - Receive Command / Indicate Interrupt when TSV = 1 . . . . . . . . . . . . . . . . . . . 98
IX.6 - Receive Monitor Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
IX.6.1 - Receive Monitor Interrupt when TSV = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . 98
IX.6.2 - Receive Monitor Interrupt when TSV = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . 99
X - PQFP160 PACKAGE MECHANICAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
STLC5465B5/101
