192 kHz Stereo Asynchronous Sample Rate Converter Specifications subject to change without notice.–2– REV. AAD1896DIGITAL TIMING (–40C < T < +105C, VDD_CORE = 3.3 V  5%, VDD_IO = 5.0 V  10%)A1Parameter Min Typ Max Unitt MCLK_I Period 33.3 nsMCLKI2, 3f MCLK_I Frequency 30.0 MHzMCLKt MCLK_I Pulsewidth High 9 nsMPWHt MCLK_I Pulsewidth Low 12 nsMPWLInput Serial Port Timingt LRCLK_I Setup to SCLK_I 8 nsLRISt SCLK_I Pulsewidth High 8 nsSIHt SCLK_I Pulsewidth Low 8 nsSILt SDATA_I Setup to SCLK_I Rising Edge 8 nsDISt SDATA_I Hold from SCLK_I Rising Edge 3 nsDIHPropagation Delay from MCLK_I Rising Edge to SCLK_I Rising Edge(Serial Input Port MASTER) 12 nsPropagation Delay from MCLK_I Rising Edge to LRCLK_I Rising Edge(Serial Input Port MASTER) 12 nsOutput Serial Port Timingt TDM_IN Setup to SCLK_O Falling Edge 3 nsTDMSt TDM_IN Hold from SCLK_O Falling Edge 3 nsTDMHt SDATA_O Propagation Delay from SCLK_O, LRCLK_O 20 nsDOPDt SDATA_O Hold from SCLK_O 3 nsDOHt LRCLK_O Setup to SCLK_O (TDM Mode Only) 5 nsLROSt LRCLK_O Hold from SCLK_O (TDM Mode Only) 3 nsLROHt SCLK_O Pulsewidth High 10 nsSOHt SCLK_O Pulsewidth Low 5 nsSOLt RESET Pulsewidth Low 200 nsRSTLPropagation Delay from MCLK_I Rising Edge to SCLK_O Rising Edge(Serial Output Port MASTER) 12 nsPropagation Delay from MCLK_I Rising Edge to LRCLK_O Rising Edge(Serial Output Port MASTER) 12 nsNOTES1Refer to Timing Diagrams section.2The maximum possible sample rate is: FS = f /138.MAX MCLK3f of up to 34 MHz is possible under the following conditions: 0∞C < T < 70∞C, 45/55 or better MCLK_I duty cycle.MCLK A