Dual Output 13-Bit Register with SSTL-2 Compatible I/O and Reset

Dual Output 13-Bit Register with SSTL-2 Compatible I/O and Reset FeaturesThe SSTV16859 is a dual output 13-bit register designed 
 Compliant with DDR-I registered module specificationsfor use with 184 and 232 pin DDR-1 memory modules. The
 Operates at 2.5V ± 0.2V VDDdevice has a differential input clock, SSTL-2 compatible
 SSTL-2 compatible input structuredata inputs and a LVCMOS compatible RESET input. The
 SSTL-2 compliant output structuredevice has been designed to meet the JEDEC DDR mod-ule register specifications.
 Differential SSTL-2 compatible clock inputsThe device has been fabricated on an advanced sub-
 Low power mode when device is resetmicron CMOS process and is designed to operate at power
 Industry standard 64 pin TSSOP packagesupplies of less than 3.6V’s.
 Also packaged in plastic Fine-Pitch Ball Grid Array(FBGA) Ordering Code:Order Number Package Number Package DescriptionSSTV16859G BGA96A 96-Ball Fine-Pitch Ball Grid Array (FBGA), JEDEC MO-205, 5.5mm Wide(Note 1)(Note 2)SSTV16859MTD MTD64 64-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 6.1mm Wide(Note 2)Note 1: Ordering code “G” indicates Trays.Note 2: Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code. 2002 Fairchild Semiconductor Corporation DS500414 Connection Diagrams Pin DescriptionsPin Name DescriptionPin Assignment for TSSOPQ -Q SSTL-2 Compatible Register Outputs1A 13AQ -Q1B 13BD -D SSTL-2 Compatible Register Inputs1 13RESET Asynchronous LVCMOS Reset InputCK Positive Master Clock InputCK Negative Master Clock InputV Voltage Reference Pin for SSTL level inputsREFV Power Supply Voltage for Output SignalsDDQV Power Supply Voltage for InputsDDNC Electrically Isolated No ConnectFBGA Pin Assignments123 45 6A NC NC NC NC NC NCB Q Q GND GND NC NC12A 13AC Q Q GND GND NC NC10A 11AD Q Q V V D D8A 9A DDQ DDQ 13 12E Q Q V V D D6A 7A DDQ DD 11 10F Q Q V V D D4A 5A DDQ DD 9 8G Q Q GND GND D RESET2A 3A 7H Q Q GND GND NC CK1A 13BJ Q Q GND V NC CK12B 11B REFK Q Q V V NC NC10B 9B DDQ DDL Q Q V V D D8B 7B DDQ DD 5 6M Q Q V V D D6B 5B DDQ DDQ 3 4N Q Q GND GND D D4B 3B 1 2Pin Assignment for FBGAP Q Q GND GND NC NC2B 1BR NC NC NC NC NC NCT NC NC NC NC NC NCTruth TableRESET D CK CK Qn nX or X or X or L LFloating Floating FloatingHL ↑↓ LHH ↑↓ HHX L H Qn-1HXH L Qn-1L = Logic LOWH = Logic HIGHX = Don’t Care but not floating unless noted↑ = LOW-to-HIGH Clock Transition↓ = HIGH-to-LOW Clock TransitionQ = Output Remains in Previously Clocked Staten-1(Top Thru View) 2SSTV16859SSTV16859

Dual Output 13-Bit Register with SSTL-2 Compatible I/O and Reset