256 Mbi t DDR2 SDRAM Features• Differential clock inputs (CK and CK)• Bi-directional, differential data strobes (DQS and • High Performance: DQS) are transmitted / received with data. Edge aligned with-5 -3.7 -3S -3read data and center-aligned with write dataSpeed Sorts DDR2 DDR2 DDR2 DDR2 Units-400 -533 -667 -667• DLL aligns DQ and DQS transitions with clock•DQS can be disabled for single-ended data strobe Bin (CL-tRCD-TRP) 3-3-3 4-4-4 5-5-5 4-4-4 tckoperationmax. Clock• Commands entered on each positive clock edge, data 200 266 333 MHzFrequencyand data mask are referenced to both edges of DQSData Rate 400 533 667 Mb/s/pin • Data masks (DM) for write data•Posted CAS by programmable additive latency for CAS Latency (CL) 3 4 5 4 tckbetter command and data bus efficiencytRCD 15 15 15 12 ns• Off-Chip-Driver impedance adjustment (OCD) and On-Die-Termination (ODT) for better signal quality.tRP 15151512 ns• Auto-Precharge operation for read and write burststRAS 40 45 45 45 ns• Auto-Refresh, Self-Refresh and power saving Power-tRC 55606057 ns Down modes• Average Refresh Period 7.8µs at a T lower than CASE o o o• 1.8V ± 0.1V Power Supply85 C, 3.9µs between 85 C and 95 C1.8 V ± 0.1V (SSTL_18) compatible) I/O• Normal and Weak Strength Data-Output Drivers• DRAM organisations with 4, 8 and 16 data in/outputs• 1k page size• Double Data Rate architecture: two data transfers per • Lead-freePackages:clock cycle, four internal banks for concurrent operation    60 pin FBGA for x4 & x8 components•CAS Latency: 3, 4 and 5    84 pin FBPA for x16 components                      • Burst Length: 4 and 81.0 DescriptionAll of the control and address inputs are synchronized withThe 256Mb Double-Data-Rate-2 (DDR2) DRAMs are high-a pair of externally supplied differential clocks. Inputs arespeed CMOS Double Data Rate 2 Synchronous DRAMlatched at the cross point of differential clocks (CK risingdevices containing 268,435,456 bits and are internally config-and CK falling). All I/Os are synchronized with a singleured as a quad-bank DRAMs. The 256Mb chip is organizedended DQS or differential (DQS, DQS) pair in a sourceas either 16Mbit x 4 I/O x 4 bank, 8Mbit x 8 I/O x 4 bank orsynchronous fashion. A 15 bit address bus is used to con-4Mbit x 16 I/O x 4 bank device. These synchronous devicesvey row, column and bank address information in a RAS /achieve high speed double-data-rate transfer rates of up toCAS multiplexing style.667 Mb/sec/pin for general